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Verilog課程使用
2009年9月28日 星期一
系統時脈模組
1module mux(OUT, A, B, SEL);
2output OUT;
3input A, B, SEL;
4
5not I5 (sel_n SEL);
6and I6 (sel_a, A, SEL);
7and I7 (sel_b, sel_n, B);
8
9or I4 (out, sel_a, sel_b);
10 endmodule
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